التوصيف العام
يتناول هذا المقرر أساسيات النظم المضمنة وتصميمها باستعمال منهجية حديثة. حيث نعرّف الطالب بالمكونات الأساسية للنظم المضمنة وخصوصاً المعالجات بأنواعها والتي تتضمن المعالجات ذات الغرض الوحيد وطريقة تصميمه والمعالجات الموجهة لتطبيقات محددة مثل المتحكمات والمعالجات ذات الأغراض العامة. يتعلّم الطالب، إضافة لذلك، أساسيات لغة التوصيف العتادي Verilog المستخدمة في تصميم المعالجات الخاصة. ونعرض كذلك أنواع الذواكر وتجهيزات الدخل والخرج الضرورية لبناء النظم المضمنة وطرق التعامل معها. ثم يتعرّف الطالب على بروتوكولات الاتصال عن طريق المساري أو بشكل لاسلكي لتأمين اتصال المعالج مع الطرفيات أو مع النظم الأخرى. وأخيراً يتعرّف الطالب على دور نظم التشغيل في الزمن الحقيقي في تسريع تطوير تطبيقات النظم المضمنة والخواص التي يجب أن تحققها لضمان القدرة على تلبية احتياجات هذه التطبيقات. المحصّلات التعليميّةالمرجوّة: – التعرف على النظم المضمنة وخواصها. – تذكير بأساسيات الدارات المنطقية التراكبية والتعاقبية. – فهم طريقة تصميم المعالجات المخصصة لغرض وحيد. – التعرف على أساسيات لغة التوصيف العتادي Verilog على سوية البوابات. – التعرف على أساسيات لغة التوصيف العتادي Verilog للدارات التراكبية. – التعرف على أساسيات لغة التوصيف العتادي Verilog للدارات التعاقبية. – التعرف على المكونات الأساسية المعالجات ذات الأغراض العامة. – التعرف على بعض الطرفيات المعيارية الشائعة الاستخدام وعملها. – التعرف على أنواع الذواكر وخواصها وطرق تركيبها. فهم طرق مواجهة المعالجات باستعمال المساري. – التعرف على بروتوكولات الاتصالات التفرعية والتسلسلية واللاسلكية. – التعرف على نظم التشغيل بالزمن الحقيقي وخواصها.